授業でとある仮想マシンをVerilogHDLで設計しているのですが、ほとんど設計の基本が決定してきて 機能も構造もまとまってきたので、自分がどれだけマシンを理解しているかの確認のためにそのマシンのエミュレーターをLispで書きなおすという作業をしていまし…